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FPGA----关于延迟的用法


/ 2020-04-04

  当第二个脉冲信号到达与非门时,因其脉冲宽度大于与非门延迟宽度,所以输出信号Wireout有输出并整体延迟5ns。

  等可在仿真阶段实现传输延迟的模拟,并且配置不同的滤除百分比,输出的结果也会有差异,一般输出结果为三种情况:滤除、通过、不定态,如下图所示:其中“+pulse_r”和“+pulse_e”后指定的参数表示允许通过和滤除的信号的宽度占指定延迟的百分比。

  如果仅使用“+transport_path_delays”而不使用对脉冲宽度约束的参数(“+pulse_r/e”),那么仿真器将按照惯性延迟处理方式对输入信号进行处理,即小于指定延迟宽度的信号不能通过电路单元。

  同时在EDA工具中还有其他参数(“+pulse_r/e”与“+pulse_int__r/e”等),不同的参数将有不同的仿真效果,具体可参考相关EDA工具手册。

  adder_t7b的结果由于阻塞赋值的特性,将对第一个输入变化的输入进行采样,并将输出分配到临时位置,直到完成指定的阻塞赋值。 然后输出将使用不再有效的旧临时输出值写入。

  12ns延迟时间内的其他输入变化将不会被采样,这意味着旧的错误值将保留在输出上,直到发生更多输入变化。

  对于adder_t6,输出应在输入更改后12ns更新。如果a输入在时间15发生变化,则RHS输入值将被采样,输出更新,而在接下来的12ns期间所有其他a,b和ci输入变化将不会被采样。这意味着旧的错误值将保留在输出上,直到发生更多输入变化。

  阻塞赋值+延迟,在语句启动之后,输出传输延时当前时刻或语句启动时刻的逻辑结果,既不能模拟传输延时,也不能模拟惯性延时,所以

  在的adder_t3示例中,如果a输入在时间15发生变化,如图10(下一页)所示,则将采样所有输入,并且新输出值将排队等待12ns后分配。

  在输出排队(计划用于将来分配)但尚未分配之后,将立即再次设置始终块以在下一个输入事件上触发。 这意味着所有输入事件将在12ns延迟后将新值排队到输出上。

  Testbench指南:当必须在未来的时钟边缘或设定的延迟之后安排刺激时,此编码样式通常用于测试平台,同时不阻止在同一程序块中分配后续刺激事件。

  组合逻辑是有缺陷的,除非所有RHS输入标识符都列在灵敏度列表中,包括仅在always块内分配和使用的中间临时值,如adder_t9c和adder_t9d。

  对于adder_t9c和adder_t9d示例,非阻塞赋值是并行执行的,并且在更新tmp之后,由于tmp在灵敏度列表中,因此将再次触发始终块,评估RHS方程并使用更新LHS方程正确的值(在第二次通过always块时)。

  建模指南:通常,不要将非阻塞赋值的内定延迟放在模型组合逻辑上。这种编码风格可能令人困惑,并且模拟效率不高。

  图14显示了在图13中所示的adder_t4代码上运行模拟的输出波形。第一个a输入变化发生在时间15,这导致输出事件被安排在时间27,但是b输入上的变化并且在时间17,19和21分别对输入进行了两次更改,导致安排三个新的输出事件。只有最后一个输出事件实际完成,输出在时间33分配。连续分配不会“排队”输出分配,它们只跟踪下一个输出值以及何时发生;因此,连续分配模型具有惯性延迟的组合逻辑。

  可以类似地表明,通过向连续分配添加延迟来建模逻辑功能,其输出用于驱动具有延迟的其他连续分配的输入,也精确地模拟具有惯性延迟的组合逻辑。

  连续分配输出在tmp变量最后一次更改后12ns内不会改变。始终块输入信号的任何变化都将导致tmp更改,这将导致在连续分配输出上调度新的输出事件。直到连续赋值输出才会更新。

  建模指南:使用具有延迟的连续赋值来建模简单的组合逻辑。这种编码风格将准确地模拟具有惯性延迟的组合逻辑。

  Testbench指南:可以在测试平台的任何位置使用连续赋值来将激励值驱动到输入端口和实例化模型的双向端口。

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